初/高級(jí)模擬版圖設(shè)計(jì)工程師/junior/senior IC layout
15000-30000元
應(yīng)屆畢業(yè)生
本科
應(yīng)屆畢業(yè)生
本科
- 全勤獎(jiǎng)
- 節(jié)日福利
- 不加班
- 周末雙休
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職位描述
該職位還未進(jìn)行加V認(rèn)證，請(qǐng)仔細(xì)了解后再進(jìn)行投遞！
職責(zé)描述：
崗位職責(zé)：
1.負(fù)責(zé)模擬電路的版圖設(shè)計(jì)、版圖驗(yàn)證，例如：DRC/LVS/ERC；
2.與設(shè)計(jì)工程師充分溝通，確保完全理解設(shè)計(jì)對(duì)版圖的要求；
3.相關(guān)文檔的撰寫(xiě)；
4.先進(jìn)工藝模擬版圖或BCD工藝模擬版圖經(jīng)驗(yàn)值優(yōu)先。
職位要求：
1.微電子、電子工程專(zhuān)業(yè)本科以上學(xué)歷；
2.一年以上IC layout經(jīng)驗(yàn)，有先進(jìn)工藝模擬版圖經(jīng)驗(yàn)者優(yōu)先；
3.能熟練使用主流IC版圖設(shè)計(jì)工具，如Virtuso、Laker等、版圖驗(yàn)證工具，如calibre，能看懂不同F(xiàn)oundry的DRC/LVS rule file；
4.熟悉模擬/數(shù)模混合電路的版圖設(shè)計(jì)方法和技巧，能高質(zhì)量獨(dú)立完成大規(guī)模的模擬模塊版圖設(shè)計(jì)；
5.熟悉集成電路CMOS工藝流程以及電路基礎(chǔ)知識(shí)；
6.具有良好的溝通能力和團(tuán)隊(duì)合作精神。
1.MSEE,at least 1 year PR experience for engineer,3 years for senior engineer
2.Knowledge about PR,STA,DRC,LVS
3.Familiar with ICC,Encounter,PT,Calibre etc. EDA tools.
4.Skill in tcl/perl scripts
5.Better to have 65/40/28nm experience
注：聯(lián)系我時(shí)，請(qǐng)說(shuō)是在蘿崗人才網(wǎng)上看到的。
工作地點(diǎn)
地址：深圳南山區(qū)深圳-南山區(qū)華為技術(shù)有限公司
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職位發(fā)布者
HR
廣州思信電子科技有限公司
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電子技術(shù)·半導(dǎo)體·集成電路
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200-499人
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公司性質(zhì)未知
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上海張江高科技園區(qū)祖沖之路2305號(hào)b幢610室
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